華為半導體首席科學家兼院士廖恒罕見公開接受媒體訪問。他警告以 NVIDIA 為首的西方晶片巨頭，在追求更強大處理器時正逼近物理極限，傳統製程升級亦已失去經濟效益。彭博社 8 月 4 日率先報道這番言論。
摩爾定律成本效益已失效
廖恒於 7 月 25 日接受內地科技節目主持人張小珺近 5 小時專訪時發表上述觀點。訪問片段近日在網上流傳。他分析半導體業界長期奉為金科玉律的摩爾定律，如今僅能維持性能與能效推進，但成本層面的經濟效益已大致失效。他解釋製程自進入 16 納米及 7 納米節點起，單位電晶體成本不再隨製程推進而下降。他引用 AMD 圖表指出 16 納米之後晶片成本不跌反升。
廖恒以 NVIDIA 為例，指出該公司不斷擴大運算裸晶尺寸及堆疊更多高頻寬記憶體 (HBM) 提升效能，這種做法必然存在物理上限。他形容行業目前仍在向前推進，但一旦突破物理邊界就可能引發系統性崩壞。有媒體引述他進一步表示，NVIDIA 的擴展策略或許能支撐多一至兩代產品，但推進至第四代將相當困難。
韜定律加 LogicFolding 成替代方案
華為半導體業務總裁何庭波早於 5 月 25 日，在上海舉行的 IEEE 國際電路與系統研討會 (ISCAS) 上，正式提出名為韜定律 (Tau Scaling Law) 的替代方案，題為「實踐中的半導體新路徑」，以應對業界共同關注的物理天花板。有別於摩爾定律著眼縮小電晶體尺寸的幾何縮微，韜定律以系統內訊號傳輸與響應延遲的時間常數作為統一最佳化目標，透過時間縮微提升晶片性能密度與能效比。
核心實現技術名為邏輯摺疊 (LogicFolding)，透過像摺紙般將邏輯電路分層疊合，縮短晶片內部走線距離以提升運算速度與能效。官方數據顯示 LogicFolding 架構令電晶體密度提升 53.5%，由每平方毫米 1.55 億顆電晶體提升至 2.38 億顆電晶體；效能核心能源效率提升 41%；晶片峰值時脈達 3.1 GHz 並提升 12.7%。華為聲稱過去 6 年已依據這套方法論設計並量產 381 款晶片。首款採用邏輯摺疊技術的手機晶片為麒麟系列，將於今年秋季推出。華為定下目標，期望到 2031 年高階晶片能透過這套技術，達到相當於 1.4 納米製程的電晶體密度，同時不需使用 ASML 的 EUV 光刻機。
18 層寶塔比喻 AI 產業鏈
廖恒在訪問中同時將半導體及 AI 產業鏈比喻為 18 層寶塔，形容結構比 NVIDIA 行政總裁黃仁勳提出的五層蛋糕模型更為完整立體。這 18 層由下而上分為底層 (材料、裝置、製造共 8 層，包括基礎理論、能源、採礦與原料、矽與材料、電晶體設計、晶圓製造、光刻與裝置、先進封裝)、中層 (架構與軟件編譯共 4 層，包括晶片架構、編譯器與運行時、算子切分、量化與低精度)，以及頂層 (模型與應用共 6 層，包括訓練方法、基礎大模型、推理與 KV Cache、Agent 框架、用戶產品能力、商業應用)。他強調各層互相牽制，任何一層有短板都可能限制整條產業鏈上限。真正稀缺的是能縱向貫通這 18 層、打通軟硬件邊界的複合型人才。
他亦以內地 AI 初創企業 DeepSeek 創辦人梁文鋒為例。當大模型業界盲目追求 Scaling Law 並拚命堆砌參數與算力時，梁文鋒選擇稀疏激活架構，把算力集中在少數高價值運算上，是以設計換算力路線的最佳示範。
資料來源：Bloomberg
