華為 HiSilicon 晶片部門董事會成員兼主席何庭波於上海 IEEE 國際電路與系統研討會（ISCAS 2026）正式發布全新「Tau（τ）縮放定律」及「LogicFolding」晶片架構，宣稱毋須依賴傳統製程微縮，透過多層級協同改良，目標在 2031 年達到等效 1.4 奈米製程晶體管密度。
突破製程瓶頸
傳統晶片進步依賴不斷縮小電晶體尺寸摩爾定律，但受美國制裁限制，中國無法取得先進 EUV 光刻機，華為因此改走截然不同路線。Tau 縮放定律以「壓縮訊號傳遞延遲（τ）」取代「縮小幾何尺寸」，從電晶體結構、線路佈局到系統架構全面改良，令晶片在相同製程下表現出更高效能。
邏輯折疊：雙層堆疊提升密度
LogicFolding 架構將邏輯電路折疊為雙層堆疊，縮短關鍵路徑連線長度，降低電阻與寄生電容，晶體管密度因而提升約 55%，能源效率亦同步提升約 41%。Huawei 表示過去 6 年已悄悄研發此架構，並據此設計及量產 381 款晶片，涵蓋手機、電腦、網絡及雲端產品。全新旗艦 Kirin 智能手機處理器將於今年秋季率先採用 LogicFolding 架構，搭載於即將推出 Huawei Mate 90 手機。
Ascend AI 晶片亦受惠
華為計劃在 2030 年前將 LogicFolding 架構延伸至 Ascend AI 處理器，作為 NVIDIA GPU 替代方案，應用於大型 AI 資料中心。消息公布後，中國最大晶圓代工廠 SMIC 股價單日急升逾 19%，市場視此為中國晶片自給自足路線重要突破。
與台積電差距仍存
華為目標 2031 年達到等效 1.4 奈米密度，但台積電預計 2028 年已可量產同等製程，兩者相差約 3 年。Omdia 分析師 Lian Jye Su 指出，華為否真正實現目標仍有待觀察，「但這是一條可行替代路線，是 華為在供應鏈限制下找到突破口。」
資料來源：SiliconAngle、NotebookCheck
