美國 IBM 宣佈成功研發世界首款 sub-1nm（1nm 以下）晶片技術，採用全新 3D 電晶體結構「nanostack」，將近 100 億個電晶體壓縮至指甲大小晶片，效能最高提升 50%，或耗電降低 70%。IBM 表示新技術目標是為生成式 AI、雲端伺服器和次世代電子產品提供更快同時更省電運算平台，標誌邏輯晶片正式踏入「昂斯特朗時代」。
全新 3D 結構大幅提升效能
IBM 今次展示電晶體架構對應 0.7nm（7 昂斯特朗）節點，晶片集成度約是公司 2021 年公開 2nm 晶片兩倍以上。IBM 公開技術數據指出與 2nm 節點相比，nanostack 晶片在同等功耗時效能可提升最多 50%，或在維持效能前提下降低最多 70% 耗電量，對大型 AI 模型訓練與推論尤其重要。
核心是業界首創 3D「nanostack」電晶體結構，IBM 以自家發明 nanosheet 技術為基礎，再將電晶體沿垂直方向多層堆疊並互相錯位排布，善用 Z 軸空間提升集成度。官方形容做法就像城市向上興建高樓，同一地面面積可容納更多單位，同時每一層還可採用不同材料組合，獨立調校效能與耗電表現。
實驗證明可進行邏輯運算
IBM 在 VLSI 2026 會議公佈研究結果，顯示 nanostack 結構可令晶片上 SRAM 記憶體面積縮減約 40%，有利提升記憶體容量和讀寫頻寬，配合生成式 AI 對高頻寬數據存取需求。公司亦透過超薄介電層鍵合、CMOS 整合及實作 CMOS 反相器等實驗證明 nanostack 架構並非只停留在模擬層面，而是可以實際製作並進行邏輯運算。
IBM 認為今次 sub-1nm 技術代表邏輯晶片首次在節點定義上突破 1nm 以下，晶片特徵尺寸逼近原子級別，進入昂斯特朗級微縮階段。在更新半導體路線圖時，IBM 預期 nanostack 架構可支撐未來約 10 年微縮發展，為業界在 2nm 之後仍可持續提升集成度與能源效率提供方向。
預計最快 5 年後投入量產
這項技術目前仍屬研發階段並未量產或商用，IBM 估計最快約 5 年後有望在 sub-1nm 節點實際採用 nanostack 架構。在此之前 IBM 會先專注以日本晶圓代工公司 Rapidus 量產 nanosheet 架構 2nm 晶片，為日後導入更先進 nanostack 製程打好基礎。
研發工作主要在美國紐約州 Albany 半導體研究設施進行，該處未來將引入荷蘭 ASML 生產 High NA EUV（高數值光圈極紫外線）曝光機，為 sub-1nm 級邏輯晶片提供更精細光刻能力。IBM 正與 Tokyo Electron、SCREEN Semiconductor Solutions、Lam Research 等裝置與製程供應商合作，聯手開發配合 High NA EUV 製造流程和工具，為未來量產攻克關鍵技術難題。
業界普遍預期 Samsung、台積電、Intel 等晶圓代工和處理器巨頭會在未來數年推進至約 1.4nm 或 1.6nm 製程節點，IBM 今次率先在研發層面展示 sub-1nm 技術，為 AI 加速器、CPU、GPU 以及高頻寬記憶體提供另一種演進路線。長遠而言如果 nanostack 架構成功商用，將有望讓數據中心、超級電腦和手機裝置同時享有更高效能與更佳能源效率，減輕大型 AI 系統對電力和散熱壓力。
資料來源：ITmedia
